Verilog 加法器和减法器(7)
摘要：
在计算机中浮点数 表示通常采用IEEE754规定的格式，具体参考以下文章。https://www.cnblogs.com/mikewolf2002/p/10095995.html下面我们在Verilog中用状态机实现单精度浮点数的加减法功能。这个实现是多周期的单精度浮点加法。浮点加法分为以下几个步骤：1.初始化阶段，分离指数和尾数以及符号位。判断加数和被加数是否是规约浮点数，不是话，直接置over... 阅读全文
posted @ 2018-12-18 19:58 迈克老狼2012 阅读(2551) 评论(0) 推荐(0) 编辑
