2018年12月7日

Verilog 加法器和减法器(3)

摘要: 手工加法运算时候,我们都是从最低位的数字开始,逐位相加,直到最高位。如果第i位产生进位,就把该位作为第i+1位输入。同样的,在逻辑电路中,我们可以把一位全加器串联起来,实现多位加法,比如下面的四位加法电路。这种加法电路叫行波进位加法器。 每一级的进位cout传到下一级时都有一个延时,假设为t, 则总的延时为 n*t, n为操作数的位数,比如四位行波进位加法器,为4t。因为t是... 阅读全文

posted @ 2018-12-07 15:02 迈克老狼2012 阅读(2300) 评论(0) 推荐(2) 编辑

Verilog 加法器和减法器(2)

摘要: 类似半加器和全加器,也有半减器和全减器。半减器只考虑当前两位二进制数相减,输出为差以及是否向高位借位,而全减器还要考虑当前位的低位是否曾有借位。它们的真值表如下:对半减器,diff = x ^y, cin = ~x&y对全减器,要理解真值表,可以用举列子的方法得到,比如4’b1000-4b'0001,则第一位对应0 1 0 1 1第二位对应的是0 0 1 1 1从真值表中,可以得到 diff = ... 阅读全文

posted @ 2018-12-07 11:20 迈克老狼2012 阅读(3149) 评论(0) 推荐(1) 编辑

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