随笔分类 - Verilog

Verilog 加法器和减法器(4)

摘要：类似于行波进位加法器，用串联的方法也能够实现多位二进制数的减法操作。比如下图是4位二进制减法逻辑电路图。 8位二进制减法的verilog代码如下：module subn(x, y, d,cin); parameter n=8; input [n-1:0] x; input [n-1:0] y; output reg[n-1:0] d; //diff ou... 阅读全文

posted @ 2018-12-08 08:21 迈克老狼2012 阅读(4032) 评论(0) 推荐(0) 编辑

Verilog 加法器和减法器(3)

摘要：手工加法运算时候，我们都是从最低位的数字开始，逐位相加，直到最高位。如果第i位产生进位，就把该位作为第i+1位输入。同样的，在逻辑电路中，我们可以把一位全加器串联起来，实现多位加法，比如下面的四位加法电路。这种加法电路叫行波进位加法器。每一级的进位cout传到下一级时都有一个延时，假设为t, 则总的延时为 n*t, n为操作数的位数，比如四位行波进位加法器，为4t。因为t是... 阅读全文

posted @ 2018-12-07 15:02 迈克老狼2012 阅读(2323) 评论(0) 推荐(2) 编辑

摘要：类似半加器和全加器，也有半减器和全减器。半减器只考虑当前两位二进制数相减，输出为差以及是否向高位借位，而全减器还要考虑当前位的低位是否曾有借位。它们的真值表如下：对半减器，diff = x ^y, cin = ~x&y对全减器，要理解真值表，可以用举列子的方法得到，比如4’b1000-4b'0001,则第一位对应0 1 0 1 1第二位对应的是0 0 1 1 1从真值表中，可以得到 diff = ... 阅读全文

posted @ 2018-12-07 11:20 迈克老狼2012 阅读(3189) 评论(0) 推荐(1) 编辑

Verilog 加法器和减法器(1)

摘要：两个一位的二进制数x,y相加，假设和为s，进位为cout，其真值表为：从真值表中，我们可以得到：s = x^y, cout = x&y，实现两个一位数相加的逻辑电路称为半加器。实现该电路的verilog代码如下：module halfadd(x,y,s,cout); input x; input y; output s; output cout; assign ... 阅读全文

posted @ 2018-12-06 20:33 迈克老狼2012 阅读(7808) 评论(0) 推荐(1) 编辑

逻辑门电路详解

摘要：原文链接：https://mp.weixin.qq.com/s/BDe_OMK-r7ATZVSXrpAguw?逻辑门（Logic Gates）是集成电路设计的基本组件。通过晶体管或MOS管组成的简单逻辑门，可以对输入的电平（高或低）进行一些简单的逻辑运算处理，而简单的逻辑门可以组合成为更复杂的逻辑运算，是超大规模集成电路设计的基础。最基本的逻辑门有三种，即“与”、“或”、“非”，其符号如下图所示：... 阅读全文

posted @ 2018-12-06 13:22 迈克老狼2012 阅读(1548) 评论(0) 推荐(0) 编辑

Risc-V指令集中文文档

摘要：RiscV官方文档规范：https://riscv.org/specifications/ Risc-V文档包括：非特权指令集架构(最早称作用户层指令集架构)文档和特权指令集架构文档，下面这两个文件的官网链接。Unprivileged ISA SpecificationPrivileged ISA Specification 一些有用的文档，论坛和开源rtl实施链接： ... 阅读全文

posted @ 2018-09-16 08:03 迈克老狼2012 阅读(19601) 评论(0) 推荐(3) 编辑

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