文章分类 - FPGA专题课分享交流
摘要：明德扬科教的教学以潘老师的《潘文明至简设计法》为中心，其核心就是一个“简”字。除了在设计思路、过程、结果等方面实现了至简化，学习方法也是最简单，完全适合于0基础的学员。正常情况下，完全没有基础的学员通过100天的学习，就能独立完成FPGA项目的学习。 作者：明德扬FPGA科教 https://www.bilibili.com/read/cv21123563 出处：bilibili
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摘要：一、mdyFmcAd9144 产品介绍 mdyFmcAd9144 模块是基于 AD9144 芯片的自主研发的评估板，用于四通道、16位、2.8 GSPS、TxDAC+数模转换器。该转换器提供最高 2.8 GSPS 采样速率，可以产生高达奈奎斯特频率的多载波。 DAC 输出经过优化，可以与 ADI 公
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摘要：本文章探讨一下FPGA的时序input delay约束，本文章内容，来源于明德扬时序约束专题课视频。 《FPGA时序约束分享01_约束四大步骤》概括性地介绍 了时序约束的四个步骤，对时序约束进行了分类，并得到了一个分类表。 《FPGA时序约束分享02_时钟约束》详细介绍了关于时钟的约束，根据时钟来源
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摘要：明德扬有完整的时序约束课程与理论，接下来我们会一章一章以图文结合的形式与大家分享时序约束的知识。要掌握FPGA时序约束，了解D触发器以及FPGA运行原理是必备的前提。今天第一章，我们就从D触发器开始讲起。 一、D触发器的基本概念 1、D触发器结构 首先是D触发器的结构，其硬件电路图如下所示，可以看到
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摘要：本文为明德扬原创文章，转载请注明出处！ 由于AD9144是高速DA转换模块，转换速率可以达到2.5G，可以满足普通的DA数据接口。为了匹配高速AD/DA转换，JESD204B接口就应运而生，在本高速DA转换工程中，AD9144的参数设定与JESD204B有千丝万屡的关系，二者是相互对应的。 本次工程
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摘要：本文为明德扬原创文章，转载请注明出处！ 明德扬的JESD204B采集卡项目综合上板后，可以使用上位机通过千兆网来配置AD9144和AD9516板卡，实现高速ad采集。最终可以在示波器和上位机上采集到设定频率的正弦波。本文重点介绍JESD204B时钟网络。 一，JESD204B时钟网络原理概述 本文以
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摘要：本文为明德扬原创文章，转载请注明出处！ 本文章探讨一下FPGA的时序约束步骤，本文章内容，来源于配置的明德扬时序约束专题课视频。 时序约束是一个非常重要的内容，而且内容比较多，比较杂。因此，很多读者对于怎么进行约束，约束的步骤过程有哪些等，不是很清楚。明德扬根据以往项目的经验，把时序约束的步骤，概括
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摘要：本文为明德扬原创文章，转载请注明出处！ 一，JESD204B应用的优缺点 接触过FPGA高速数据采集设计的朋友，应该会听过新术语“JESD204B”。这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上
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摘要：第一章 FPGA时序约束分享03_input delay约束 作者：潘文明 本文章探讨一下FPGA的时序input delay约束，本文章内容，来源于配置的明德扬时序约束专题课视频。 《FPGA时序约束分享01_约束四大步骤》概括性地介绍 了时序约束的四个步骤，对时序约束进行了分类，并得到了一个分类
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摘要：时钟约束分三种情况：输入时钟、PLL等衍生时钟以及自己分频的时钟。而其中输入时钟又可再分三种，第一种是输入管脚是CLK的，第二种是差分时钟，最后一种是GT或 恢复的一个时钟。下面分别展开描述。
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摘要：时序约束是一个非常重要的内容，而且内容比较多，比较杂。因此，很多读者对于怎么进行约束，约束的步骤过程有哪些等，不是很清楚。明德扬根据以往项目的经验，把时序约束的步骤，概括分成四大步，分别是时钟的约束、input delays的约束、output delays的约束和时序例外。
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