2012年6月10日

Verilog HDL 练习1 普通2分频

摘要: 通过小小的练习: 学习程序设置的风格 电路的触发器存在影响测试代码//开始测试模版//定义时基`timescale 1ns/100ps//定义宏`define clk_cycle 50//模版module clk_Top;//定义寄存器reg clk;reg reset;//定义线wire clk_out;//电路always #`clk_cycle clk = ~clk;//初始化initial begin clk = 0; reset = 1; #100 reset = 0; #100 reset = 1; #10000 $stop;... 阅读全文

posted @ 2012-06-10 16:27 mculove 阅读(449) 评论(0) 推荐(0) 编辑

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