摘要： 模组针对阶层化的设计观念，在 Verilog 中提供一种模组 ( module ) 的架构。模组中可以取用其他模组的别名，本身也可以被其他的模组所取用，所以可以先写基本元件线路的模组，在经由取用得到较大的模组，此符合由下到上的方法。模组在取用时，所看到的只是其输出与输入的值，与内部的描述层次无关，可以先以行为层次来描述基本元件，并先取用，此符合上到下的设计方法。在 Verilog 中模组的宣告是用关键字 module 和 endmodule。在 module 後需加一个用以识别的模组名称 ( module_name )，然後是宣告一个模组的输入与输出的埠列 ( module_terminal_ 阅读全文