摘要：
有限状态机： 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路； 其状态(即由寄存器组的１和０的组合状态所构成的有限个状态)只能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态； 究竟转向哪一种状态不但取决于各个输入值，还取决于当前状态； 状态机可用于产生在时钟跳变沿时刻开关的复杂的控制逻辑， 阅读全文
摘要：
module ex_case verilog `timescale lns/1ns module ex_case( input wire rst_n, input wire sclk, output reg [7:0] o_dv, output reg [7:0] o_data, //数据输入 in 阅读全文