摘要：
assign赋值语句根本不允许出现在always语句块中 位于begin/end块内的多条阻塞赋值语句是串行执行的; 但是多条非阻塞赋值语句却是并行执行的，这些非阻塞赋值语句都会在其中任何一条语句执行完成之前开始执行。 如果不赋值，wire的默认状态是高阻态，即z。 Note: One thing 阅读全文
摘要：
module－ex_cnt verilog module ex_cnt( input wire sclk, input wire rst_n, output wire[9:0] cnt ); reg [9:0] cnt_r;//_r 代表reg always@(posedge sclk or neg 阅读全文
摘要：
第一个小module－ex_module verilog module ex_module( input wire sclk,//声明模块的时候input变量一定是wire变量 input wire rst_n,//末尾带有_n或者_b代表低电平有效 input wire [7:0] d, outp 阅读全文