2022年7月12日
【FPGA学习笔记】VL40 占空比50%的奇数分频
摘要： 设计一个同时输出7分频的时钟分频器，占空比要求为50% 注意rst为低电平复位 信号示意图： clk_pos是周期为7且在clk_in上升沿翻转的信号， clk_neg是周期为7且在clk_in下降沿翻转的信号。 代码 复制代码 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 阅读全文
posted @ 2022-07-12 12:52 220nf绿波电龙 阅读(54) 评论(0) 推荐(0) 编辑