Cadence Sigrity仿真--使用Cadence SystemSi对PCB DDR3进行板级仿真

SystemSI-高效的串并行通道分析

SystemSI能够判断10Gbps以上的设计中串扰对抖动的影响。SystemSI可以支持奇模、偶模、最差和随机串扰分析。相邻的信号网络可以用同相、反相和随机的方式打开或关闭。在支持通道设计快速改进的同时，SystemSI还可以评估IC芯片信号处理和时钟数据恢复（CDR）的效果

SystemSI主要功能：

仿真高速串行通道误码率（BER）

应用IC芯片的AMI发送端和接收端模型

仿真10Gbps以上设计中的抖动和噪声

评估IC芯片的信号处理和时钟数据恢复（CDR）的效果

用图表形式表示信道的特性

精确的仿真通道中的S参数模型

通过总线草庙高校的分析多个串行通道

利用通道仿真模板和通用的AMI模型来进行快速仿真

1、使用systemSI进行仿真的流程为:
获取芯片IBIS模型》加载芯片IBIS模型》分配仿真 bus》提取PCB S参数》配置仿真模型及参数》仿真
其中提取PCB S参数的步骤为:
将brd文件转化为 spd文件》配置平面参数》设置电源net》选择需要仿真的net并自动生成port》设置port阻抗》仿真

首先在工程文件brd文件中设置logic-ldentify DC Nets,设置GND和与DDR相关网络的电压。

然后在Logic-Part Logic中设置分立器件的Value和Class

然后打开SPD links将.brd文件转换成.spd文件

打开system，本例程有多个DDR，选择Parallel Bus Analysis 并行总线分析。新建一个workspace。

进入默认界面

将默认的模型删除，改成与工程一致的布局。

双击中间的框，在Connection改名为PCB，然后在Layout extraction中选择SPEEDEM提取SPD文件中的线路。点击set up layout。

自动打开SPPEED20000,在右边net manger中可以勾选自己想要提取仿真的网络，点击左侧Assign Passive Component Models赋予model

发现R2已经赋予了模型，来源于Part Logic中设置分立器件的Value值。其余的处理器芯片器件和DDR稍后在systemsi中赋予模型。

勾选所有的DRAM网络，power和gnd网络。保存并关闭speed2000。点击extract提取对应网络。

双击Controller1，点击右下角load ibis，

载入处理器芯片对应的ibis模型，将pullup为NVCC_DRAM的GND Clamp输入为GND，Power Clamp输入为NVCC_DRAM.分别对应接地和上拉信号。

然后点击 bus definition定义总线（定义总线的主要作用是区分哪些信号需要仿真，并将需要仿真的信号分类为data、ctrl、addcmd 三种类型)，点击 add添加新总线，在“Bus Type”中选择总线的类型，在“Bus Group"中设置Busname，在“Timing Ref"中选择各个信号的参考时钟，“Edge Type”用于选择信号的触发方式，data触发方式为“BothEdges"，ctrl和 addcmd 的触发方式为“RiseEdge”，在"Signal Names"中选择该group中包括的信号，如果是data信号，还可以添加“Clock"即 ctrl和 addcmd的参考时钟，可以用于分析数据时钟与控制时钟的对应关系。修改完成后点击OK，退出后点击“确定”。

此处时序时钟参考原理图和datasheet。点击左右键可分别添加差分信号。具体可参考DDR3布局指南。Bus Type的信号分别为AddCmd（地址信号），ctrl（控制信号），data信号（数据信号）。