摘要：
Exams/m2014 q4h module top_module ( input in, output out); assign out=in; endmodule Exams/m2014 q4i module top_module ( output out); assign out=1'b0; 阅读全文
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Conditional 使用三目运算符可以实现一个数据选择器，可以替代if语句，不过:?可读性较差，复杂逻辑还是推荐用if。 注意这道题中间变量的定义，不定义中间变量表达式会变得十分复杂且可读性差。 module top_module ( input [7:0] a, b, c, d, output 阅读全文
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Alwaysblock1 组合逻辑always块的使用，注意这里的wire和reg综合出来的结果是一样的，这里只是verilog语法导致二者声明不一样。 // synthesis verilog_input_version verilog_2001 module top_module( input 阅读全文
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Module 模块例化的两种方式：按端口位置例化、按端口名例化。 module top_module ( input a, input b, output out ); mod_a instance1 ( .in1(a), .in2(b), .out(out) ); endmodule Module 阅读全文
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Vector0 向量赋值。 module top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, output wire o0 ); // Module body start 阅读全文
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挺早以前就刷了里面一些题，结果不知道为啥登录账号刷题记录又没了，强迫症又让我不想从中间开始刷。既然如此，那就从头开始刷吧。QWQ Step one 第一题，没啥好说的。 module top_module( output one ); // Insert your code here assign 阅读全文