03 2023 档案

摘要：VL59 根据RTL图编写Verilog程序 这题比较简单，照着写就好了。 `timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg; al 阅读全文

摘要：VL50 简易秒表 `timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk or neg 阅读全文

摘要：VL45 异步FIFO 很经典的手撕题，这道题要求产生的格雷码要在本时钟域中打一拍，其实不打也没关系。 主要要记住 1、bin2gray的方法：右移一位与移位前异或； 2、格雷码比较方法：空：读指针格雷码和写指针同步过来的格雷码相同；满：写指针格雷码高两位与读指针同步过来的格雷码正好相反，低位相同。 阅读全文