摘要：
地平线面试官水平线还挺强的，盲猜是研发人员工作完来面试，主要是围绕项目来问知识点，面试半个小时一大半时间都是在说项目。 1、双口RAM怎么改为单口RAM来节约面积？ 2、I2S是用的IP还是自己写的？ 3、怎么判断时序有没有违例？以hold time为例。 4、单bit跨时钟域的方法？ 5、项目中遇 阅读全文
摘要：
阅读全文
摘要：
VL59 根据RTL图编写Verilog程序 这题比较简单，照着写就好了。 `timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_reg; al 阅读全文
摘要：
VL50 简易秒表 `timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk or neg 阅读全文
摘要：
VL45 异步FIFO 很经典的手撕题，这道题要求产生的格雷码要在本时钟域中打一拍，其实不打也没关系。 主要要记住 1、bin2gray的方法：右移一位与移位前异或； 2、格雷码比较方法：空：读指针格雷码和写指针同步过来的格雷码相同；满：写指针格雷码高两位与读指针同步过来的格雷码正好相反，低位相同。 阅读全文
摘要：
VL33 非整数倍数据位宽转换8to12 和上一题一样的，注意valid_out输出时加一个valid_in（其实32题也要加，不过不加仿真也能过）。 `timescale 1ns/1ns module width_8to12( input clk , input rst_n , input val 阅读全文
摘要：
VL25 输入序列连续的序列检测 这种题用移位寄存器是最方便的，用状态机会麻烦很多。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0]se 阅读全文
摘要：
VL21 根据状态转移表实现时序电路 写一个简单的Moore状态机就可以了，太短就懒得写三段式了。 `timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg [1:0] 阅读全文
摘要：
VL11 4位数值比较器电路 根据题目真值表把情况全部列出来，纯体力活。 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , / 阅读全文
摘要：
VL1 四选一多路器 `timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output [1:0]mux_out ); //*************code***********// assign mu 阅读全文