2018年4月1日
Verilog 关于负数
摘要： 使用Verilog描述语言时，在编写含有负数判断的描述语言时，需要定义负数的数据类型。 一般的包含0以及0以上的正数寄存器只需声明 reg 即可； 用法：reg [ ]a; reg寄存器是最常用的寄存器类型，这种寄存器中只能存放无符号数。如果给reg中存入一个负数，通常会被视为正数！ 而对于是负数或 阅读全文
posted @ 2018-04-01 10:51 stean 阅读(12687) 评论(0) 推荐(0) 编辑