2018年3月2日
Verilog 数据类型 笔记
摘要： 寄存器数据类型 只能在always语句和initial语句等过程语句中被赋值 常用：reg reg a; // 定义a为1bit reg型 reg [7:0]b; //定义b为8bit reg型 reg [7:0]c,d,e; //定义c，d，e为8bit reg型 线网数据类型 结构化元件间的物理 阅读全文
posted @ 2018-03-02 09:06 stean 阅读(244) 评论(0) 推荐(0) 编辑