Verilog 数据类型 笔记

寄存器数据类型 

只能在always语句和initial语句等过程语句中被赋值

常用：reg

reg a;                  // 定义a为1bit  reg型

reg [7:0]b;           //定义b为8bit  reg型

reg [7:0]c,d,e;     //定义c，d，e为8bit reg型

线网数据类型

结构化元件间的物理连线，值由驱动元件值决定

常用：wire

wire a;                  // 定义a为1bit  wire型

wire [7:0]b;           //定义b为8bit  wire型

wire [7:0]c,d,e;     //定义c，d，e为8bit wire型

参数数据类型

常量，出现在module 内部

parameter  A = 8d'11;

parameter  B = 4b'0001,

                  C = 4b'0010,

                  D = 4b'0100,

                  E = 4b'1000;