2020年3月24日
Systemverilog -- 数据类型
摘要： https://www.cnblogs.com/wt seu/p/12251662.html 阅读全文
posted @ 2020-03-24 21:22 love小酒窝 阅读(408) 评论(0) 推荐(0) 编辑
Verilog -- initial块中阻塞与非阻塞赋值问题
摘要： Verilog testbench的initial块中阻塞与非阻塞赋值问题 问题描述 在testbench的编写中经常要做的就是在initial块中对一些信号变化进行描述。 比如希望信号start在仿真开始后第10个周期上升沿置为高电平。 对于仿真时钟一般都会这么写： + 如果初始化clk = 0， 阅读全文
posted @ 2020-03-24 21:20 love小酒窝 阅读(3026) 评论(0) 推荐(1) 编辑
set_disable_timing 和 set_false_path 的区别
摘要： https://zhuanlan.zhihu.com/p/89816997 阅读全文
posted @ 2020-03-24 14:21 love小酒窝 阅读(925) 评论(0) 推荐(0) 编辑
2020年3月21日
IC笔试 -- 复杂电阻网络计算
摘要： 复杂电阻网络计算 大疆2020 IC工程师 笔试真题： 这两题都是同一类型的题，考的时复杂电阻网络的化简和计算。 解决这类问题只要记住如下几点： + 电路的平衡对称面上的节点电势相等。 + 电路的传递对称面上的节点电势相等。 + 电势相等的节点可以直接用短路线连接，或者使他们断路 所谓的平衡对称面就 阅读全文
posted @ 2020-03-21 15:50 love小酒窝 阅读(1029) 评论(0) 推荐(0) 编辑
2020年3月20日
Verilog -- 有符号与无符号的加法和乘法运算
摘要： 参考： https://blog.csdn.net/vivid117/article/details/101427302 http://wscentity.lofter.com/post/1d00edbd_6476453 Verilog中有符号与无符号的加法和乘法运算 [TOC] 无符号乘法和加法 阅读全文
posted @ 2020-03-20 19:31 love小酒窝 阅读(19732) 评论(0) 推荐(5) 编辑
Verdi -- 保存调试的所有设置和界面
摘要： 保存当前调试的所有设置和界面 在调试波形的过程中进场需要设置分组，调整顺序什么的，如果中途退出后面再导入波形不会记录这些操作，你可以保存当前的调试环境，并在下次重载。verdi自动把当前的调试环境保存在工作目录下的VerdiLog 的autoload.ses 中。File Save Session 阅读全文
posted @ 2020-03-20 11:10 love小酒窝 阅读(2713) 评论(0) 推荐(1) 编辑
Verdi -- 调出标记线并修改标记线之间的长度为周期值
摘要： Verdi 调出标记线并修改标记线之间的长度为周期值 Verdi 的波形窗口有两条线，分为Cursor 和Marker。 + 默认Cursor （黄色）和一个Marker （白色）， 左键 是Cursor， 中键 是Marker，在波形窗口中右键是放大Cursor 和Marker 之间波形的快捷键。 阅读全文
posted @ 2020-03-20 10:57 love小酒窝 阅读(3208) 评论(0) 推荐(1) 编辑
2020年3月18日
Verdi 查看二维数组波形
摘要： Verdi 查看二维数组波形 调试代码时经常需要查看memory内的数据是否正确，一个一个读出来检查又特别麻烦，不做特别设置的话fsdb不会记录二维数组的值。 只需要在顶层加入 verdi里就可以拉二维数组的信号查看了。 阅读全文
posted @ 2020-03-18 22:02 love小酒窝 阅读(3264) 评论(0) 推荐(1) 编辑
Verdi -- 快捷键记录
摘要： Verdi看波形的基本操作小结： https://blog.csdn.net/eyeloveuv/article/details/79287668 快捷键：（大写字母=Shift+小写） g get, signlas添加信号，显示波形 n next, Search Forward选定信号按指定的值（ 阅读全文
posted @ 2020-03-18 21:58 love小酒窝 阅读(3473) 评论(0) 推荐(1) 编辑
Verilog -- 无符号整数除法器（一）
摘要： 参考： https://blog.csdn.net/rill_zhen/article/details/7961937 https://www.cnblogs.com/moranhuishou0315/p/11344725.html Verilog 无符号整数除法器（一） 在不使用除法的前提下，如何 阅读全文
posted @ 2020-03-18 11:48 love小酒窝 阅读(8739) 评论(0) 推荐(2) 编辑