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Verilog 无符号整数除法器（二） [TOC] 在 Verilog 任意整数除法器（一）中已经给出了一种除法器的组合逻辑实现，但是实际使用中可能还是需要讲组合逻辑插拍才能得到更好的性能。下面给出一种基于状态机的时序逻辑除法器实现。 这边先上一下算法流程图，跟之前的一样： 下面是verilog代码 阅读全文
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专用集成电路 运算电路 [TOC] 1. 二进制加法器 二进制加法器接收加数A和B,以及进位Ci,输出和S,以及进位输出Co. 二进制加法器的真值表如下： 逻辑表达式： $$ S = A \oplus B \oplus C_i $$ $$ C_o = AB+BC_i+AC_i $$ 从实现的角度，可 阅读全文
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Verilog 乘法器Booth算法 [TOC] 1. 原理 Booth算法的原理其实小学初中就学过，比如下面这道题： 简便计算 ：$8754 \times 998 = ?$ 随便抓个娃娃来都知道应该这么算： $8754 \times 998 = 8754 \times 1000 8754 \tim 阅读全文
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专用集成电路 CMOS组合逻辑设计 [TOC] 《数字集成电路 电路、系统与设计》第二版 复习笔记 1. 静态互补CMOS 实际上就是静态CMOS反相器扩展为具有多个输入。更反相器一样具有良好的稳定性，性能和功耗。 + 静态的概念 ：每一时刻每个门的输出通过低阻抗路径连到VDD或VSS上。任何时候输 阅读全文
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专用集成电路 反相器 @(知识点汇总) 《数字集成电路 电路、系统与设计》第二版 复习笔记 [TOC] Chapter 1 1.反相器的电压传输特性 （VTC) + $V_{OH}$: 额定高电压 + $V_{OL}$ : 额定低电压 + $V_{M}$ : 门阈值电压（开关阈值电压，非晶体管VT） 阅读全文
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SV Coverage 覆盖率 本文内容来自： 1. http://www.asic world.com/systemverilog/coverage.html 2. https://verificationguide.com/systemverilog/systemverilog array ma 阅读全文
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转自：https://www.cnblogs.com/qiweiwang/archive/2011/04/18/2019952.html Verilog 序列检测器（采用移位寄存器实现） 序列检测器就是将一个指定序列从数字码流中识别出来。本例中将设计一个“10010”序列的检测器。设X为数字码流的输 阅读全文
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SV Randomization 随机化 @(SV) [TOC] 0. 基础 下面几种类型可以随机化： + 单个变量或整形数 + 数组 + 数组长度 + 对象句柄 语法： + 生成0 15的随机数 + 生成0 15的随机数,完全遍历完16个数之后才会开始开始下一轮，每一轮随机的数不重样 + 对象内变 阅读全文
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SV Interprocess Communication (IPC 线程间通信) @(SV) [TOC] 1. Semaphore 旗语 + 旗语是sv内置的方法，可以用来做线程间的同步。 + 旗语就像一个桶，里面有很多键。使用旗语的进程必须首先从桶中获取一个密钥，然后才能继续执行，所有其他进程必 阅读全文
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SV Class 类 [TOC] 0. 基础 定义： class name; 实例化： .new() 类中可以包含function, task + 当类内的成员函数的输入变量跟类内的成员变量同名时，会有歧义，可以使用this.来指定类的成员变量 1. static 可以指定类的成员变量或函数任务为静 阅读全文