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面试题 - 二输入比较器实现排序算法 @(数字集成电路基础) 1. 问题描述 给定8个数，以及若干二输入的比较器（可以将两个输入排序）。要求在单周期内实现8个数的排序，并使用最少的比较器个数。（乐鑫） （距离面试已经过了很久，抽空整理一下当时的题目） 2. 问题解析 乍一看，排序算法，这不是个算法题 阅读全文
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Verilog -- 序列发生器的设计 @(verilog) 1. 题目 产生序列信号11010111至少需要几级触发器？ 2. 思路1 - 状态机实现 最容易想到的就是采用状态机，每个状态输出序列中的一位，发送完一组序列后回到开始状态继续循环。需要注意的是状态变量的位宽，由于题目要求采用最少的触发 阅读全文
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VIM插件 -- 自动生成verilog module的testbench @(VIM) 1. 动机 软件语言都有各自好用的IDE，各种自动补全，高亮，语法检查。而苦逼的ICer大多还操着远古时期的VIM写着verilog。也是，硬件语言本身就小众，即使是xilinx, altera等大厂的viva 阅读全文
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数字集成电路 -- 各种计数器简介 1. 环形计数器 https://wenku.baidu.com/view/73ec140bba1aa8114431d945.html N个寄存器构成的环形计数器，状态数：N 2. 扭环形计数器 https://wenku.baidu.com/view/73ec1 阅读全文
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Verilog -- 并行2bit输入序列检测器 @(verilog) 乐鑫2020笔试题： 描述：模块输入口是并行的2bit，实现对$(1011001)_2$的序列检测，输入数据顺序为高位2bit先输入，当检测到序列时输出一拍高电平脉冲，用verilg描述。 方法一：状态机 采用状态机描述，先列出 阅读全文
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工具/插件 CACTI:一种Cache/Memory分析工具 @(工具/插件) [TOC] 最近发现了一种可以评估DRAM访存功耗的工具，对于需要分析片外存储（DRAM）的访存功耗以及延时的设计比较有用，例如：深度学习加速器设计。 1. 简介 CACTI是一种分析工具，它接受一组 Caches/Me 阅读全文
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论文笔记 Communication Lower Bound in Convolution Accelerators 卷积加速器中的通信下界 @(论文笔记) [TOC] 声明 ： 本文是对 计算机体系结构领域的旗舰会议 HPCA 2020论文 ： Chen X , Han Y , Wang Y . 阅读全文
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Verilog 任意整数除以三求商和余数 @(verilog) [TOC] 1. 问题简介 问题：输入一个16bit的数，现在要求它除以3得到的商和余数，如何优化？ 来源： "@笑着刻印在那一张泛黄" 提供，面试真题。 2. 思路 一开始联想到之前写过的另一篇博文 "序列模三检测器" ，但是这只能解 阅读全文
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Verilog 改进的Booth乘法（基4） @(verilog) [TOC] 1. 背景 之前已经介绍过Booth乘法算法的基本原理以及代码，实际上之前的算法是 基2的booth 算法，每次对乘数编码都只考虑两位。因此在实际实现时往往效率不高，考虑最坏情况，使用基2的booth算法计算两个8位数据 阅读全文
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Verilog -- 求两数最大公因数和最小公倍数 @(verilog) 1. 原理简介 1.1 辗转相除法求公因数 求最大公因数的常用算法为辗转相除法，又被称为欧几里德（Euclidean）算法， 是求最大公约数的算法。辗转相除法首次出现于欧几里得的《几何原本》（第VII卷，命题i和ii）中，而在 阅读全文