摘要：
缺点： latch是电平触发，无法实现同步操作，与我们正常的时序逻辑电路设计思路不符。 latch会对输入电平敏感，受布线延迟影响较大，比较容易导致输出有毛刺产生。 latch会导致静态时序分析和DFT会很复杂。 在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没 阅读全文
摘要：
Timing borrow http://www.mamicode.com/info detail 2296344.html https://blog.csdn.net/cy413026/article/details/89404998 http://bbs.eetop.cn/thread 4888 阅读全文