摘要：
用于记录学习数字前后端中总结得到的对verilog代码编写的注意事项 良好的运算顺序 a https://mp.weixin.qq.com/s/e3kp7EcsoOxifyFGHctb4A 一个寄存器设计很多逻辑时可能会导致负载太大。同一个信号在很多地方使用，布线也会变复杂，比如最常见的是参数信号， 阅读全文
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转自：https://www.jianshu.com/p/86b8d58d211c 删除软链接千万不要加“/” 软连接 ln s TargetDir LinkName, rm rf php[Tab] 自动补全功能 有多方便，就有多危险! 每次需要时都会ln s一下，很方便。 不需要了就随手 rm r 阅读全文
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转载自： http://blog.csdn.net/gtatcs/article/details/8931123 https://www.cnblogs.com/qidaiymm/p/4959445.html http://www.xue5.com/Developer/Software/665219 阅读全文