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03 2020 档案

奇偶校验电路、数据比较器
摘要:https://blog.csdn.net/vivid117/article/details/100653875 1.奇偶校验电路 奇偶校验码 奇偶校验码是比较简单的数据校验码,可以检测出一位错误,但是并不能确定错误的位置。 如果数据中发生多位数据错误就可能检测不出来,更检测不到错误发生在哪一位;
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数字IC笔试题 ——Cadence前端设计2018
摘要:数字IC笔试题 ——Cadence前端设计2018 @[toc] 可以看我写的另一篇博文: https://www.cnblogs.com/lyc seu/p/12581415.html 第二题:SV知识 bit可以用于合并数组的定义,合并数组的存储都是连续的,所以只能定义bit类型; 补充知识1
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Verilog -- 序列检测器及其最小状态数
摘要:Verilog -- 序列检测器及其最小状态数 笔试题:序列检测器检测11011001序列,最少需要几个状态? Mearly 型: | State\Input | 0 | 1 | |--|--|--| | IDLE | 0\0 | 1\0 | | 0| 0\0 | 1\0 | | 1| 0\0 |
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Verilog -- 状态机
摘要:Verilog 状态机 参考: https://blog.csdn.net/woshiyuzhoushizhe/article/details/95866063 https://blog.csdn.net/qq_34070723/article/details/100737225 https://w
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数字IC笔试 -- 汇顶设计验证2018
摘要:[toc] 数字IC笔试 汇顶设计验证2018 https://blog.csdn.net/bleauchat/article/details/91387188?depth_1 utm_source=distribute.pc_relevant.none task&utm_source=distri
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Systemverilog -- 数据类型
摘要:https://www.cnblogs.com/wt seu/p/12251662.html
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Verilog -- initial块中阻塞与非阻塞赋值问题
摘要:Verilog testbench的initial块中阻塞与非阻塞赋值问题 问题描述 在testbench的编写中经常要做的就是在initial块中对一些信号变化进行描述。 比如希望信号start在仿真开始后第10个周期上升沿置为高电平。 对于仿真时钟一般都会这么写: + 如果初始化clk = 0,
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set_disable_timing 和 set_false_path 的区别
摘要:https://zhuanlan.zhihu.com/p/89816997
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IC笔试 -- 复杂电阻网络计算
摘要:复杂电阻网络计算 大疆2020 IC工程师 笔试真题: 这两题都是同一类型的题,考的时复杂电阻网络的化简和计算。 解决这类问题只要记住如下几点: + 电路的平衡对称面上的节点电势相等。 + 电路的传递对称面上的节点电势相等。 + 电势相等的节点可以直接用短路线连接,或者使他们断路 所谓的平衡对称面就
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Verilog -- 有符号与无符号的加法和乘法运算
摘要:参考: https://blog.csdn.net/vivid117/article/details/101427302 http://wscentity.lofter.com/post/1d00edbd_6476453 Verilog中有符号与无符号的加法和乘法运算 [TOC] 无符号乘法和加法
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Verdi -- 保存调试的所有设置和界面
摘要:保存当前调试的所有设置和界面 在调试波形的过程中进场需要设置分组,调整顺序什么的,如果中途退出后面再导入波形不会记录这些操作,你可以保存当前的调试环境,并在下次重载。verdi自动把当前的调试环境保存在工作目录下的VerdiLog 的autoload.ses 中。File Save Session
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Verdi -- 调出标记线并修改标记线之间的长度为周期值
摘要:Verdi 调出标记线并修改标记线之间的长度为周期值 Verdi 的波形窗口有两条线,分为Cursor 和Marker。 + 默认Cursor (黄色)和一个Marker (白色), 左键 是Cursor, 中键 是Marker,在波形窗口中右键是放大Cursor 和Marker 之间波形的快捷键。
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Verdi 查看二维数组波形
摘要:Verdi 查看二维数组波形 调试代码时经常需要查看memory内的数据是否正确,一个一个读出来检查又特别麻烦,不做特别设置的话fsdb不会记录二维数组的值。 只需要在顶层加入 verdi里就可以拉二维数组的信号查看了。
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Verdi -- 快捷键记录
摘要:Verdi看波形的基本操作小结: https://blog.csdn.net/eyeloveuv/article/details/79287668 快捷键:(大写字母=Shift+小写) g get, signlas添加信号,显示波形 n next, Search Forward选定信号按指定的值(
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Verilog -- 无符号整数除法器(一)
摘要:参考: https://blog.csdn.net/rill_zhen/article/details/7961937 https://www.cnblogs.com/moranhuishou0315/p/11344725.html Verilog 无符号整数除法器(一) 在不使用除法的前提下,如何
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linux 解决windows文件迁移到linux后的^M问题
摘要:windows 默认的文件换行是\r\n linux 默认的是\n 所以从windows上转到linux的文件用VIM打开的话VIM无法识别换行符,所以需要转换 方法1 如果只是单独的几个文件,可以直接用vim打开,然后输入 或者手动替换: 输入以下字符串: %s/^M//g (注意,^M = Ct
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Markdown 文字颜色
摘要:参考:https://www.jianshu.com/p/aefd0e50b802 在markdown中为文字添加颜色: 命令:\color \color{red}{hello} : hello \color{ 376956}{hello} :$\color{ 376
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FIFO -- 深度计算
摘要:FIFO深度的计算公式 参考 https://www.cnblogs.com/dxs959229640/p/8144656.html 求FIFO的最小深度主要有以下要点: + 在求解之前需要验证一下在允许的最大时间长度内写入的数据量是否等于读出的数据量,保证有解; + 求FIFO深度需要考虑最坏的情
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DC - 多阈值多电压综合
摘要:Multi Threhold and voltage systhesis DC commond 在operating condiction 里面使用 set_target_library_subset 命令。 例如 .v 结构: 其中,u1和u2的工作电压域与top不同。 则除了用set_targe
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跨时钟域处理方法总结--最终详尽版
摘要:跨时钟域处理--最终详尽版 为了彻底理解跨时钟域问题,多方搜集资料,做个简单整理备忘。主要参考了如下几个资源: https://zhuanlan.zhihu.com/p/45186793 跟IC君一起学习集成电路 https://www.cnblogs.com/PG13/p/10329678.htm
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异步FIFO的verilog代码实现(包含将满和将空逻辑)
摘要:异步FIFO的verilog代码实现(包含将满和将空逻辑) 代码参考来源: Clifford E. Cummings, "Simulation and Synthesis Techniques for Asynchronous FIFO Design". https://www.cnblogs.co
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Lower power design & UPF 学习
摘要:Lower power design & UPF 只记录部分内容以供查阅,完整内容还是看手册 [TOC] C1 Lower power design strategies 1. Dynamic and Static Power Dynamic power + Switch power:取决于时钟频率
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单口 RAM、伪双口 RAM、真双口 RAM、单口 ROM、双口 ROM 的区别
摘要:转自:https://www.cnblogs.com/PG13/p/11592797.html 单口 RAM 与伪双口 RAM、真双口 RAM 的区别在于: + 单口 RAM 只有一个时钟(clka)(时钟上升沿到来时对数据进行写入或者读出)、一组输入输出数据线(dina & douta)、一组地址
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面向综合优化的Verilog代码风格
摘要:用于记录学习数字前后端中总结得到的对verilog代码编写的注意事项 良好的运算顺序 a https://mp.weixin.qq.com/s/e3kp7EcsoOxifyFGHctb4A 一个寄存器设计很多逻辑时可能会导致负载太大。同一个信号在很多地方使用,布线也会变复杂,比如最常见的是参数信号,
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linux 删除软链接注意事项
摘要:转自:https://www.jianshu.com/p/86b8d58d211c 删除软链接千万不要加“/” 软连接 ln s TargetDir LinkName, rm rf php[Tab] 自动补全功能 有多方便,就有多危险! 每次需要时都会ln s一下,很方便。 不需要了就随手 rm r
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异步复位和同步释放电路的详细解释
摘要:转载自: http://blog.csdn.net/gtatcs/article/details/8931123 https://www.cnblogs.com/qidaiymm/p/4959445.html http://www.xue5.com/Developer/Software/665219
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