ASIC流程

进入仿真文件下，先看脚本， g Makefile，每跑完一次仿真需要清理文件

1）make clean

2)  make vcs

3) make verdi  verdi中z是缩小信号 f是显示全部信号 ctrl+W加入信号波形 

 

fpga里constraint是管脚约束

1.spec : 考虑功能，性能，功耗

2.System Model：建模  拿出解决方案和具体实现架构，划分模块功能。

3.RTL级 寄存器只有在时钟到来时变化，目的是为了更好的控制寄存器 

4.UVM：（前仿真）功能验证，带入一些激励输入，看是否正确  在UVM上搭建验证平台  Synopsys的VCS或modelsim

5.DC综合时会用到dc shell命令行

dc （Design Compiler）对代码进行逻辑综合 用EDA工具将RTL代码变成门级网表netlist，综合出来的电路在面积，时序等参数要达到标准，需要基于特定的综合库，不同的库中门电路基本单元面积时序参数不一样，所以不同的库综合出来的不一样，综合后需要后仿真（主要看时序）

6.STA 静态时序分析，检查电路是否存在建立时间和保持时间的违例。 用Synopsys的Prime Time。

7.功能验证 对综合后的门级网表验证，主要看功能是否正确，用Synopsys的Formality。

 

 

后端：

会产生版图

6.DFT测试 

7.将网表变成版图，自动布局布线 (cadence)

8.sign off 静态时序分析 看功能是否满足

 

doc（设计文档） -- rtl -- sim -- dc（逻辑综合） -- icc(变为版图)