摘要： 用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点：1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序维护;2.更符合设计的思维习惯;3.代码少，比一段式状态机更简洁。对于第一点，我非常认可，后两点在Clifford E. Cummings著的(Synthesizable Finite State Machine Design Techniques Using the New SystemVerilog 3.0 Enhancements和The Fundamentals of Efficient Synthesizable Finite State Machine 阅读全文

摘要： 1. 背景 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。 进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。2. 理论分析 2.1固定参数launch edge、latch edge、Tsu、Th、Tco概念2.1.1 launch edge 时序分析起点（launch edge）：第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。2.. 阅读全文