摘要： DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（又称SDR SDRAM）的不同。DDR的核心频率、时钟频率和数据传输频率：核心频率就是内存的工作频率；DDR1内存的核心频率是和时钟频率相同的，到了DDR2和DDR3时才有了时钟频率的概念，就是将核心频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率。DDR1预读取是2位，D 阅读全文

摘要： 所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，其运行效率很高。 如果某个设计的处理流程分为若干步骤，而且整个数据处理是单流向的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以采用流水线设计方法来提高系统的工作频率。 下面用8位全加器作为实例，分别列举了非流水线方法、2级流水线方法和4级流水线方法。（1）非流水线实现方式?12345678910111213141516module add 阅读全文

摘要： FPGA主要应用：1、逻辑控制（逻辑接口领域）传统方向,主要用于通信设备的高速接口电路设计，用FPGA处理高速接口的协议，并完成高速的数据收发和交换。FPGA最初以及到目前最广的应用就是在通信领域，一方面通信领域需要高速的通信协议处理方式，另一方面通信协议随时在修改，非常不适合做成专门的芯片。因此能够灵活改变功能的FPGA成为首选,到目前为止FPGA的一半以上的应用也是在通信行业。2、算法实现（信号处理、图像处理）数字信号处理方向或者数学计算方向，很大程度上这一方向已经大大超出了信号处理的范畴。在这一方向要求FPGA设计者有一定的数学功底，能够理解并改进较为复杂的数学算法，并利用FPGA内部的 阅读全文

摘要： 摘自《Xilinx 可编程逻辑器件应用与系统设计》提高器件工作的速度1 评估逻辑设计的工作速度fmax=1/(Tco+Tsu+Tnet) (忽略了clock skew和clock jitter)例如：器件的时钟频率要求达到50MHz，那么周期应为20ns 假设Tco+Tsu=1ns , 每级组合逻辑延时和线延时共Tpd+Tnet=5ns 那么允许增加的逻辑级数为：（20-1）/5=3(三级组合逻辑)2 全局时钟缓冲器（BUFG）和第2全局时钟资源 使用BUFG来驱动时钟是为了让Tskew最小3 流水线（pipeline）逻辑4 并行逻辑与串行逻辑 采用并行逻辑后，可以减少逻辑的级数，从而改善设 阅读全文

摘要： 【注】本文内容主体部分直接翻译参考文献[1]较多内容，因此本文不用于任何商业目的，也不会发表在任何学术刊物上，仅供实验室内部交流和IC设计爱好者交流之用。“曲意而使人喜，不若直节而使人忌；无善而致人誉，不如无恶而致人毁”——《菜根谭》【摘要】本文以VerilogHDL为例，从可重用性、代码可扩展性、可读性、变量本地化、参数(parameter)和宏(`define)的对比以及封装子程序的角度探讨了可维护性设计应遵守的几条基本原则。【关键词】设计重用；可维护性设计；本地化；参数；宏前言随着集成电路制造技术的发展，对设计提出了更多的挑战，随着设计复杂度的增加，又提出了片上系统(SoC)的概念。为了 阅读全文

摘要： http://www.fpga.com.cn/advance/skill/speed.htmhttp://www.fpga.com.cn/advance/skill/design_skill3.htm时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。1.1 建立时间与保持时间 建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数. 阅读全文

摘要： 过去，FPGA设计者主要关心时序和面积使用率问题。但随着FPGA不断取代ASSP和ASIC器件，设计者们现正期望能够开发低功耗设计，在设计流程早期就能对功耗进行正确估算，以及管理和对与FPGA相关的各种内部电压及I/O电压排序。电源管理已成为FPGA设计者的一个重要考虑因素，特别是在设计便携式、电池供电的产品时。通过功率监控设计技术能够减少功耗、增强可靠性、降低生产成本，并减少对电源和冷却的要求。设计者可能会面临的与FPGA电源相关的主要问题如下：系统级电源要求是什么？将要消耗多少电流？要求多大的电压水平以及上电和断电问题？器件的温度条件如何，在该设计给定的温度环境下器件能否可靠地工作？在电路 阅读全文

摘要： 随着FPGA的广泛应用，所含的资源也越来越丰富，从基本的逻辑单元、DSP资源和RAM块，甚至CPU硬核都能集成在一块芯片中。在做FPGA设计时，如果针对FPGA中资源进行HDL代码编写，对设计的资源利用和时序都有益。下面主要讲解一下如何巧用FPGA中资源：1.移位寄存器 FPGA中的移位寄存器使用在前面的博文中有所论述，Xilinx FPGA中的LUT可以作为SRL使用，主要可参考此博文《Xilinx 7系列FPGA使用之CLB探索》，在此想补充论述一下SRL的延时，首先看一下如下代码，实现了一个19级的移位寄存器。 1 module srl_test( 2 input clk, 3... 阅读全文

摘要： FPGA engineering process usually involves the following stages:Architecture design. This stage involves analysis of the project requirements, problem decomposition and functional simulation (if applicable). The output of this stage is a document which describes the future device architecture, struct 阅读全文

摘要： LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB 线对或平衡电缆上以 几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。 IEEE 在两个标准中对LVDS 信号进行了定义。ANSI/TIA/E IA -644 中，推荐最大速率为 655Mbps ，理论极限速率为1.923Mbps一、LVDS组成 LVDS 信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。 差分信号发送器：将非平衡传输的TTL 信号转换成平衡传输的LVDS 信号。差分信号接收器：将平衡传输的LVDS 信号转换成非平衡传输的TTL 信号。差分信号互联... 阅读全文