摘要： 摘自《Xilinx 可编程逻辑器件应用与系统设计》提高器件工作的速度1 评估逻辑设计的工作速度fmax=1/(Tco+Tsu+Tnet) (忽略了clock skew和clock jitter)例如：器件的时钟频率要求达到50MHz，那么周期应为20ns 假设Tco+Tsu=1ns , 每级组合逻辑延时和线延时共Tpd+Tnet=5ns 那么允许增加的逻辑级数为：（20-1）/5=3(三级组合逻辑)2 全局时钟缓冲器（BUFG）和第2全局时钟资源 使用BUFG来驱动时钟是为了让Tskew最小3 流水线（pipeline）逻辑4 并行逻辑与串行逻辑 采用并行逻辑后，可以减少逻辑的级数，从而改善设 阅读全文