vivado学习笔记——synthesis相关配置
Synhtesis相关setting说明
在Setting下选择synhesis则可以看到如下选项配置
-
default constraint set
用于综合的不同的约束合集 -
strategy
- vivado synthesis default
- Area Optimized_hign
- Area Optimized_medium
- Area MultThresholdDSP
- Alternate Routablilty
- Perfoptimized_high
- PerThreshold Carry
- RunTime Optimized
-
Synth Design
- tcl_pre : 用于综合前TCL文件运行
- tcl_post: 用于综合后TCL文件运行
- flatten_hierarchy
- none : 不将原有的层次设计平面化,层次与原有的RTL相同
- full : 将原有的RTL层次结构全部展开,只留下顶层
- rebuilt: 允许层次展开并在RTL的基础上从新构建新的层次,可进行跨边界优化。
- gated_clock_conversion :门控时钟转换带RTL属性
- bufg :推断bufg数
- fanout_limit : 开始复制逻辑前必须启动的负载个数
- directive: 不同的优化策略
- fsm_extraction : 控制如何提取和映射有限状态机
- keep_equivant_registers : 阻止相同的逻辑合并
- resurce_sharing : 不同逻辑共享算术逻辑操作符
- control_set_opt_threshold : 设置时钟使能优化门限,降低控制设置个数
- no_lc : 关闭LUT组合
- share_min-size : 推断SRL门限
- max_brm : 默认-1, 和BRAM个数有关
- max_dsp : 默认-1, 和dsp个数有关
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