代码改变世界

使用modelsim直接仿真IP(FIFO)

2016-01-14 20:36 by 工匠小建, 2720 阅读, 0 推荐, 收藏, 编辑
摘要:不通过quartus仿真,简单的仿真,就不用建立工程了,直接建立个简单的库1.改变当前modelsim的工作路径到quartus工程的根目录下2.新建库3.添加必要的文件这里第一个框,要选好自己需要的库,不要加错了依次添加主要的vhdl文件,testbench文件,IP生成的vhd文件,如果自己使用... 阅读全文

整理:FPGA选型

2016-01-13 17:49 by 工匠小建, 2747 阅读, 0 推荐, 收藏, 编辑
摘要:针对性整理下FPGA选型问题一、获取芯片资料:要做芯片的选型,首先就是要对有可能要面对的芯片有整体的了解,也就是说要尽可能多的先获取芯片的资料。现在FPGA主要有4个生产厂家,ALTERA,XILINX,LATTICE和ACTEL。获取资料最便捷的途径就是这些生产厂家的官方网站(http://www... 阅读全文

Quartus 中调用modelsim的流程及*.vt或*.vht自动生成

2016-01-13 17:33 by 工匠小建, 13617 阅读, 1 推荐, 收藏, 编辑
摘要:一、自动生成验证程序testbench的方法,setting-EDA Tool->simylation->选择对应的语言(verilog对应*.vt,VHDL对应*.vht)processing-->start-->start test bench template writer.二、Quartus... 阅读全文

quartus ip核破解

2016-01-13 10:47 by 工匠小建, 8267 阅读, 1 推荐, 收藏, 编辑
摘要:在证书文件中添加一段:FEATURE 6AF7_0012 alterad 2035.12 permanent uncounted E75BE809707EVENDOR_STRING="iiiiiiiihdLkhIIIIIIIIUPDuiaaaaaaaa11X38DDDDDDDDpjz5cdddddd... 阅读全文

LDO ,开关电源DC-DC的优缺点

2016-01-12 19:40 by 工匠小建, 4890 阅读, 0 推荐, 收藏, 编辑
摘要:一般LDO电源自身的功耗为(Vin-Vout)*Iout,因此这两者越大,功耗也越大,效率也就越低。LDO ,开关电源DC-DC的优缺点(2008-11-06 22:40:23)转载标签: 电源杂谈 低压差线性稳压器,故名思意,为线性的稳压器,仅能使用在降压应用中。也就是输出电压必需小于输入电压。优... 阅读全文

硬件工程师面试经历2015---笔试篇

2016-01-12 18:03 by 工匠小建, 1000 阅读, 0 推荐, 收藏, 编辑
摘要:今年就业形势:今年形势依旧不景气,英特尔硬件部门基本不招人,思科硬件部门和信号完整性方面也不招人,EMC,IBM,AMD硬件开发也没有名额,可能会有校招,但一般是噱头做广告。英伟达倒是搞的轰轰烈烈,最后也没招人。后面的同学不要对这些公司抱太多希望。 从8月份开始起到现在找工作花了3个多月,慢慢的... 阅读全文

出色的硬件工程师必备的几项“硬”实力

2016-01-12 17:59 by 工匠小建, 1234 阅读, 0 推荐, 收藏, 编辑
摘要:对于很多硬件工程师而言,每天都在忙活着手头上的工作,但是有时候并不知道自己的水平去到哪里,也不知道怎样提高,这在这个瞬息万变的社会里面,其实有点危险!毕竟我们这些凭手艺吃饭的人不像某些尸位素餐的某猿,是跟不上潮流就会被淘汰的。所以就算我们不能成为最TOP的那个,也力争成为排在前面的那一批人。但我们工... 阅读全文

fpga ip

2016-01-11 19:44 by 工匠小建, 892 阅读, 0 推荐, 收藏, 编辑
摘要:原文地址:alteraFIRip核license破解作者:王永刚Aether在证书文件中添加一段:FEATURE 6AF7_0012 alterad 2035.12 permanent uncounted E75BE809707EVENDOR_STRING="iiiiiiiihdLkhIIIIIII... 阅读全文

fpga错误总结

2016-01-05 15:50 by 工匠小建, 664 阅读, 0 推荐, 收藏, 编辑
摘要:Error (10200): Verilog HDL Conditional Statement error at ps2_con_cmd.v(11): cannot match operand(s) in the condition to the corresponding edges in th... 阅读全文

FPGA 物理时序不合理的体现(体现方式:数字钟的行扫描和列扫描)

2016-01-05 11:30 by 工匠小建, 582 阅读, 0 推荐, 收藏, 编辑
摘要:本人在这只讨论建模好的模块来比较解释现象,如有不周到请大家指正。软件功能仿真和在硬件上的区别:可以从这个数码管的行扫描和列扫描实例来体会一下,物理时序的影响和改进方法。数码管的行扫描、列扫描要求同步。即当列扫描扫到一个数码管时、对应该数码管的数字显示必须准备好赋值,依次循环下去。否则显示出现重叠,混... 阅读全文