摘要：Testbench学习笔记（一） 书写testbench是数字电路设计中不可或缺的一项设计方法，主要是提供的是激励。尽管现在各种开发工具都通过绘制波形图的方法生成测试激励，测试书写的代码，但是其不可移植性，不可通用性，还有有些功能无法是实现，如监视变量的值的变化，显示数据的状态等。 一个完整的tes 阅读全文
Verilog三段式状态机描述
2016-11-06 19:22 by 工匠小建, 435 阅读, 0 推荐, 收藏, 编辑
摘要：时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。 状态机采用VerilogHDL语言编码，建议分为三个always段完成。 三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描 阅读全文
verilog版插值
2016-11-06 19:22 by 工匠小建, 1258 阅读, 0 推荐, 收藏, 编辑
摘要：开发环境：IDE:LIBERO 9.0(ACTEL公司的）芯片：AFS600 (BGA256),是混合系列的FPGA仿真软件：modelsim atcel 6.5d综合软件：synplify pro D-2009.12A 周末无聊，复习一下VERILOG参考大学写的一段图像插值的C程序写的，先看看这 阅读全文
几个有关FPGA的概念
2016-11-06 19:20 by 工匠小建, 620 阅读, 0 推荐, 收藏, 编辑
摘要：《数字设计——原理和实践》(John F.Wakerly)的书FPGA同步时钟设计 简单说就是 一个系统中（或系统中的一部分）都采用同一个时钟触发。系统中的(D)触发器全部都连接到一个时钟，而且只控制触发器的同步端（输入，同步置位，同步复 位）。这样的系统是相对于异步系统而言的，异步系统并不是不同的 阅读全文
如何编写testbench的总结（非常实用的总结）
2016-11-06 19:11 by 工匠小建, 19252 阅读, 0 推荐, 收藏, 编辑
摘要：1．激励的设置 相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。 方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。 eg： 阅读全文
verilog中的timescale
2016-11-06 19:09 by 工匠小建, 607 阅读, 0 推荐, 收藏, 编辑
摘要：`timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真 时的时间单位和时间精度。格式如下： `timescale 仿真时间单位/时间精度 注意：用于说明仿真时间单位和时间精度的 数字只能是1、10、100，不能为其它的数字。而且，时间精度不能比时间单位还要大。 阅读全文
Verilog-2001标准在2001年就发布了
2016-11-06 19:05 by 工匠小建, 1662 阅读, 0 推荐, 收藏, 编辑
摘要：，不过翻了一些Verilog书籍，对Verilog-2001的新增特性很少有提及，即使提到了，也只是寥寥数语带过，其实在Verilog-2001中做了很多有用的改进，给编程带来很大的帮助，有必要详细了解。 在Quartus II软件中现在支持的Verilog标准有三类，即Verilog-1995，V 阅读全文
超标量、超级流水线、超长指令字、向量机
2016-11-06 19:04 by 工匠小建, 1961 阅读, 0 推荐, 收藏, 编辑
摘要：记得本科学计算机系统结构时，在了解了流水线这一用于提高cpu处理速度的方法后，书中还介绍了一些其他的结构，这些结构一般用于较高性能的计算机中(呵呵,嵌入式系统中我还没看到,连multi issue的cpu都不多)，包括：超标量（Super Scalar）、超级流水线（Super Pipeline）、 阅读全文
$strobe$monitor$display
2016-11-06 19:03 by 工匠小建, 1091 阅读, 0 推荐, 收藏, 编辑
摘要：$strobe：当该时刻的所有事件处理完后，在这个时间步的结尾打印一行格式化的文本,语法$strobe( Argument,...);$fstrobe( Mcd, Argument,...);Mcd = Expression {整数值}规则• 这些系统任务的变量的语法和它们所写的文本和几乎和$dis 阅读全文
DMA方式的数据传送过程
2016-11-06 19:03 by 工匠小建, 6269 阅读, 1 推荐, 收藏, 编辑
摘要：DMA方式具有如下特点： 1、 外部设备的输入输出请求直接发给主储存器。 主存储器既可以被CPU访问，也可以被外围设备访问。因此，在主存储器中通常要有一个存储管理部件来为各种访问主存储器的申请排队，一般计算机系统把外围设备的访问申请安排在最高优先级。 2、 不需要做保存现场和恢复现场等工作，从而使D 阅读全文