会员
周边
众包
新闻
博问
闪存
赞助商
所有博客
当前博客
我的博客
我的园子
账号设置
简洁模式
...
退出登录
注册
登录
尽数空
博客园
首页
新随笔
联系
订阅
管理
Verilog中负数的存在形式
在Verilog中,负数是以补码的形式存在的,当要使用是,需要现转化成原码的形式。
posted @
2017-05-23 16:19
尽数空
阅读(
2206
) 评论(
0
)
编辑
收藏
举报
刷新页面
返回顶部
公告