宁静致远

摘要： 1.var/reg与bit/logic 异： reg——>在verilog hdl中用来声明寄存器； var——>在SV中所有暂存的资源视为变量，即variable；同： reg和var都会消耗FPGA资源。注： a.SV中保留了reg关键字，reg与var有等价左右。 b.SV在声明RAM的时候， 阅读全文

摘要： rm ——>用于删除一个或多个文件和目录的命令,格式:rm [参数] file/folder,如: rm file ## 系统会提示是否删除文件 rm -f file ## 强行删除文件,系统不提示 rm -rf folder ##删除文件夹及其目录下的所有内容,不提示 rm -i *.log ## 阅读全文

摘要： 一、VIM基本编辑： 模式——普通模式/编辑模式/命令模式 a.默认普通模式 b.输入i/a进入编辑模式 c.Esc返回普通模式 d.输入 ：命令 执行命令 要使用下面命令，首先需要按ESC键回到命令模式 :wq 保存文件并退出vi :w 保存文件但不退出vi :w file 将修改另外保存到fil 阅读全文

摘要： 回车，ASCII码13，"\r"换行，ASCII码10，"\n"空格，ASCII码32Return = CR = 13 = '\x0d'NewLine = LF = 10 = '\x0a' 回车符号和换行符号产生背景 关于“回车”（carriage return）和“换行”（line feed）这两 阅读全文

摘要： 一、SDRAM初始化过程：1、发送 _PR（ Precharge）命令。2、满足 tRP时间要求 至少 20ns。3、发送 _AR（ Auto Refresh）命令。4、满足 tRFC（ tRPC又名 tRCC）时间要求 至少 63ns。5、发送 _AR（ Auto Refresh）命令。6、满足 阅读全文

摘要： 1 #include<p18f6393.h> 2 3 #define uchar unsigned char 4 #define uint unsigned int 5 6 //函数声明 7 void osc_init();//时钟初始化 8 void uart_inter_init();//串口初 阅读全文

摘要： 1、写时序图： 第一字节是访问寄存器地址，第二字节是写数据，从图中可以看出，在写操作的时候，都是上升沿有效，并且必须拉高CE信号，数据时从最低位开始发送，到最高位结束。2、读时序图： 第一字节也是访问寄存器地址，上升沿有效。第二字节是读数据开始，下降沿有效。同时CE必须拉高。第一字节数据是从LSB开... 阅读全文

摘要： verilog中，一般： input默认为wire型； output信号可以是wire型，也可以是reg型（在always或initial中被赋值）； inout是双向信号，一般将其设为tri型，表示其有多个驱动源； 测试脚本编写步骤：1、例化 2、激励 3、结果 在测试脚本中： input—>re 阅读全文

摘要： 常用命令：1、clc——清空窗口命令（The Command Windows）；2、clf——清空当前图像窗口中的内容；3、clear——在工作空间窗口(The workspace browser)中变量用clear清除；4、克隆运算符：first:incr:last 第一个值：增量：最后一个值>>... 阅读全文

摘要： 1、INL精度(Interger Nonliner，Linearity error),积分线性度：ADC在所有的数值点上对应的模拟值和真实值之间误差最大的那一点的误差值。即输出偏离线性的最大距离，单位LSB。说明：理解为单值数据误差，对应该点模拟数据由于元器件及结构造成的不能精确测量产生的误差。例子... 阅读全文