摘要：
1.var/reg与bit/logic 异： reg——>在verilog hdl中用来声明寄存器； var——>在SV中所有暂存的资源视为变量，即variable；同： reg和var都会消耗FPGA资源。注： a.SV中保留了reg关键字，reg与var有等价左右。 b.SV在声明RAM的时候， 阅读全文
摘要：
rm ——>用于删除一个或多个文件和目录的命令,格式:rm [参数] file/folder,如: rm file ## 系统会提示是否删除文件 rm -f file ## 强行删除文件,系统不提示 rm -rf folder ##删除文件夹及其目录下的所有内容,不提示 rm -i *.log ## 阅读全文