摘要： 原文链接：http://www.lujun.org.cn/?p=1924 我们在验证的时候，会有对自己写的验证代码进行debug的时候，往往在这个时候，我们基本是通过$display，系统函数来打印我们关心的东西，然后进行debug。但是这样的效率是很低的。 vcs提供了单步调试的功能，并且能够配合 阅读全文

摘要： 在验证工作中经常使用"virtual"关键字，下面列举该关键字应用场景。 主要应用场景在virtual class，virtual interface 以及 virtual task/function。 OOP三大特性（封装，继承，多态）中的 多态 在SystemVerilog中一般通过 “virt 阅读全文

摘要： 目录结构 一、性能测试需求分析与定义 1.性能需求关注的常规量化指标项 2.分析确定业务测试点，提取性能指标的策略 二、性能指标分析与定义 1.并发数 2.响应时间 3.吞吐量 4.系统资源耗用 5.业务成功率 6.TPS 三、综合分析：测试需求&指标分析 一、性能测试需求分析与定义 通过前文性能测 阅读全文

摘要： 原文地址：https://blog.csdn.net/lbt_dvshare/article/details/86604379 1.1 Basic Usage(add in top module) Specifying fsdb file : $fsdbDumpfile(file_name,file 阅读全文

摘要： 上表包括与门，或门，非门，同或门，异或门，还有这些门电路的逻辑表达式， 1．与逻辑 阅读全文

摘要： 计算机领域中的同步和异步的概念和我们平时生活中的同步和异步是不一样的，这就让很多人难以理解。 同步就是整个处理过程顺序执行，当各个过程都执行完毕，并返回结果。是一种线性执行的方式，执行的流程不能跨越。一般用于流程性比较强的程序，比如用户登录，需要对用户验证完成后才能登录系统。 异步则是只是发送了调用 阅读全文

摘要： 根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑。 1 组合逻辑： 组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种： （1）：always @（电平敏感信号列表） always模块的敏感列表 阅读全文

摘要： 2.2 连续赋值、过程赋值 4、赋值 Verilog HDL有两种为变量赋值的方法 一种叫做连续赋值（Continuous Assignment），另一种叫做过程赋值(Procedural Assignment)。 过程赋值又分为阻塞赋值（Blocking Assignment）和非阻塞赋值（Non 阅读全文

摘要： 转发自https://blog.csdn.net/qq_33332955/article/details/107641152 目录 1. 定宽数组 1.1 定宽数组的声明和初始化 1.2 Packed array(合并数组) 1.3 Unpacked array 2. 动态数组（new） 3. 队列 阅读全文

摘要： 1.芯片验证工程师5年技术总结：1 SoC验证 2. 知乎回答，很多有用的意见，从我的角度看来，空闲时间，去学习芯片架构和RTL设计应该是好的自我修炼。数字、模拟电路芯片的区别及其设计的前端和后端的分工区别？ 3. IC设计的前端和后端 4. How relevant is Masters degr 阅读全文