摘要：
目标器件：复旦微FPGA：JFM7K325T8FCBGA676（对标Xilinx Kintex-7系的XC7K325T） 工程背景：送入FPGA的外部时钟为差分时钟，时钟送入FPGA后，经过PLL输出至DDR3，但在implementation时失败 bug message： [Place 30-1 阅读全文
摘要：
目标器件：复旦微FPGA：JFM7K325T8FCBGA676（对标Xilinx Kintex-7系的XC7K325T） 工程背景：板载4片DDR（AllianceMemory_DDR3L_8G_AS4C512M16D3LB-12BCN-BIN），FPGA实现DDR的简单读写测试 bug messa 阅读全文