2015年9月6日
ALTERA FPGA中实现低于时钟周期的端口延时
摘要： 我们知道FPGA/CPLD中的时序逻辑都是以一个时钟为时间单位，但是有时会需要对某个信号进行低于一个时钟的延迟，比如用延迟时间来调节SPI等总线中时钟与数据的建立保持时间，该如何操作？ 通过实际验证可以通过插入LCELL来实现，实际的作用是在信号中间加入缓冲门。以Altera的CPLD EPM570 阅读全文
posted @ 2015-09-06 21:13 lobster1989 阅读(3085) 评论(0) 推荐(0) 编辑