ALTERA FPGA中实现低于时钟周期的端口延时

我们知道FPGA/CPLD中的时序逻辑都是以一个时钟为时间单位,但是有时会需要对某个信号进行低于一个时钟的延迟,比如用延迟时间来调节SPI等总线中时钟与数据的建立保持时间,该如何操作?

通过实际验证可以通过插入LCELL来实现,实际的作用是在信号中间加入缓冲门。以Altera的CPLD EPM570为例,具体方法如下:

例化Lcell模块,输入为待延迟信号AD1_CH0_wire,输出为延迟后的信号AD1_CH0,注意需要使用/* synthesis keep */来保持LCELL不在综合过程中被优化掉;

    lcell U0_Lcell/* synthesis keep */
    (
        .in(AD1_CH0_wire),//输入信号
        .out(AD1_CH0)   //延时后的输出信号
    );

同样需要进行如下设置保证LCELL不在综合过程中被优化掉:

为了验证效果,串联插入了10个LCELL,综合后的RTL如下:

通过实际测量,AD1_CH0_wire延时了3ns左右,计算可得在EPM570中加入一个LCELL约延时0.3ns。当然需要注意的是,实际使用中LCELL延时相对固定,但是也会受温度、器件等因素影响。

 

posted @ 2015-09-06 21:13  lobster1989  阅读(3079)  评论(0编辑  收藏  举报