摘要：
什么是AMBA总线? AMBA(Advanced Microcontroller Bus Architecture)，是一种开放的协议，主要用于SoC内部和ASIC，用于连接各种功能模块，简称AMBA。是相对使用较广的片内总线技术，不单单是ARM专有。 AMBA定义了高性能嵌入式微控制器的通信标准， 阅读全文
摘要：
流水线 流水线使用存储器件将时钟周期内关键路径（最大组合延迟的路径）分割开来，减少了关键路径上各阶段延迟并使迪娜路能以更高频率工作。 优点：提高了时钟频率，增加了各阶段时钟的计算能力； 缺点：使用了更多的存储器单元，增加了面积和负载； 流水线要求 所有共享一条流水线的指令的阶段和阶段次序必须相同，例 阅读全文
摘要：
内容：描述减少动态功耗和静态功耗的技术。 主要功耗源： 浪涌电流（启动电流）：器件上电时产生的最大瞬时输入电流，与设备相关。 静态功耗（待机功耗）：关断主电源或系统进入待机模式下产生的功耗，与器件的电器特性密切相关。 动态功耗（开关功耗）：门电路输出切换时，由逻辑转换引起的功耗。 总功耗定义为静态功 阅读全文
摘要：
作用 分频器主要用于提供不同相位和频率的时钟 前提 分频后的时钟频率都小于原始时钟的频率，若没有更高频的主时钟无法得到同步分频时钟； 时钟分配原则 时钟的分频应当在规划的初期就进行考虑，也就是在系统层面上进行考虑，而不是到后端设计的时候。时钟分配策略的考虑因素包含以下几点： 系统的时钟分配计划，主要 阅读全文
摘要：
FIFO（first in first out）定义 先入先出的数据缓存器，没有外部读写地址线，可同时读写。 FIFO的工作流程 写操作 在写时钟和状态信号的控制下，写使能信号允许向FIFO中写入数据；写到一定程度后，FIFO无法存入新的数据（或以丢失旧数据为代价），此时无法写入新的数据。 复位后， 阅读全文
摘要：
摘要：介绍包含多个时钟的电路设计，相对于单时钟设计（同步设计）。本章涉及多个时钟的设计，以及在设计过程中所遇到的问题和处理的方法。 1、同步设计与多时钟域设计： 同步设计： 多时钟域： 类型： 根据时钟域的类型，信号传输方向，信号类型共存在2^3=8种可能的跨时钟域传输方式。 本文主要讨论跨时钟域的 阅读全文
摘要：
内容： 主要涵盖了设计者在设计模块或者知识产权（Intellectual Preoperty）时所要用到的一些建议。 同步设计（对ASIC时序控制最安全的方法）： 由单个主时钟和主置位/复位信号驱动设计中所有的时序器件。 一、避免使用行波计数器 含义：即使用触发器输出作为下一级触发器的时钟输入端 缺 阅读全文
摘要：
同步设计原理：所有反馈回路中都应包含寄存器 基于扫描链的设计方法学 静态时序分析 可测性设计（design for test, DFT） 毛刺与尖峰脉冲 亚稳态与未知态 系统级设计：基于缓存的存储器和集中式存储器 体系结构级设计：并行结构 流水线结构；并行结构比多路复用的方式能效更高 基于时钟体系结 阅读全文
摘要：
有限状态机功能强大，但是不代表提倡；借助综合工具实现电路功能，对状态转移图或者verilog描述过程产生错误或者错误理解的话可能会出问题。 对状态转移图充分理解 有限状态机的状态不能太多，要尽可能小。 设计一个 三大方程：输出方程、状态转移方程、激励方程； moore型速度快，仅受限于输出逻辑决定， 阅读全文
摘要：
内容 亚稳态 定义：介于两个有效状态之间的中间状态，且无法确定停留在亚稳态的时间。 原因：在违背建立时间、保持时间时，亚稳态可能会出现（并非所有不满足tsu和th的输入变化都会导致亚稳态）。 亚稳态的危害 由于产生亚稳态后，寄存器Q端输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值。在信号传输中 阅读全文