2019年12月22日
亚稳态
摘要： 内容 亚稳态 定义：介于两个有效状态之间的中间状态，且无法确定停留在亚稳态的时间。 原因：在违背建立时间、保持时间时，亚稳态可能会出现（并非所有不满足tsu和th的输入变化都会导致亚稳态）。 亚稳态的危害 由于产生亚稳态后，寄存器Q端输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值。在信号传输中 阅读全文
posted @ 2019-12-22 20:15 Pent° 阅读(1736) 评论(0) 推荐(1) 编辑
verilog常见错误列表
摘要： Error/Warning 来源：https://hdlbits.01xz.net/wiki/ 题目: 1、Quartus Warning 10235: Warning (10235): Verilog HDL Always Construct warning at FM_mod.v(23): va 阅读全文
posted @ 2019-12-22 15:35 Pent° 阅读(1454) 评论(0) 推荐(0) 编辑