2019年11月22日
verilog 常见单元描述
摘要： 半加器： //行为级建模 module half_adder2(a, b, sum, c_out); input a, b; output sum, c_out; assign {c_out, sum} = a + b; endmodule // 结构级建模 module half_adder(a, 阅读全文
posted @ 2019-11-22 15:55 Pent° 阅读(449) 评论(0) 推荐(0) 编辑