时序逻辑设计基础

1. 电平触发的存储单元叫锁存器(Latch)；
2. 边沿触发的存储单元叫触发器(Flip flop)，双稳态，电路输出对输入值敏感，但只有同步信号边沿到达时输出发生变化；
3. Mealy状态机：下一状态和输出取决于当前状态和当前输入，竞争冒险不能消除；
4. Moore状态机：下一状态取决于当前状态和当前输入，输出取决于当前状态，输入与输出隔离，输出稳定，能有效消除竞争冒险，使设计首选；
5. 计数器和寄存器的存储单元通常具有相同的同步信号和控制信号；
6. 当锁存器的一个输入脉冲太窄，或者两个输入同时有效，或两个输入相互间隔足够小，你们硬件锁存器可能进入亚稳态；
7. 异步信号定义：如果信号不能由时钟控制，或者如果它是有不同域中的时钟同步的，那么该信号是异步的；
8. always块中，非阻塞赋值的信号必须是reg型；
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