摘要：
一、环境约束 此外，还有电路内互连线的延时也没有考虑在内 四个环境约束： 1.输出负载 如果电路的输出负载过大，将会加大电路的transition time，从而影响电路时序 此外，若dc默认输出负载为0，即相当于不接负载，这样综合出来的电路时序显然过于乐观，不能反映实际工作情况 可以设置一个精确的 阅读全文
摘要：
一、前言 dc综合是一个不断迭代的过程，如果设计的RTL代码不满足时序约束的需求，则需要重新进行修改，然后再去综合，一直迭代到时序满足需求。 二、面积约束 面积约束指令：set_max_area 100 面积约束的定义有三种，一种指的是两输入与非门的个数，一种是晶体管的个数，第三种是平方微米（实际面 阅读全文
摘要：
一、概述 定义：综合是将行为描述的电路、RTL级电路转化为门级的过程 目的：决定电路的门级结构，寻求功耗、时序和面积的平衡，增强电路的测试性 工具;Design Compiler 二、具体过程 转译：DC将Verilog代码描述转化为DC自己内部的一个数据库，该数据库与工艺库是独立无关的 优化：DC 阅读全文
摘要：
进入官网：MinGW-w64 - for 32 and 64 bit Windows download | SourceForge.net 点击Files，找到如下所示的这个版本 双击即可下载，下载完成后解压在c盘 将路径“C:\mingw64\bin”设置为环境变量（选中PATH，点击编译——新建 阅读全文
摘要：
一、有限同步状态机 状态机的本质是对具有逻辑顺序或时序规律的事件的一种描述方法 有限状态机是由寄存器和组合电路构成的时序电路，各个状态的转移是在时钟的触发下进行的，状态信息存储在寄存器中，因为状态个数有限所以称为有限同步状态机。 其中：存储电路用来生成状态机的状态；组合逻辑电路用来提供输出以及状态机 阅读全文
摘要：
这个错误是可抑制的，只需要在仿真脚本中加入这个选项： 我使用的是tcl脚本编译的，如果使用的是Quartus软件的话可以参考这个教程： 【Quartus_modelsim】12110波形仿真错误解决 - Mothlove - 博客园 (cnblogs.com) 阅读全文
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这个错误发生的原因通常是测试的tb文件模块名和文件名不一致导致，参考如下： 阅读全文
摘要：
一、实验任务 二、架构框图 其中： i2c驱动模块： bit_ctrl：0代表发送8位字节地址；1代表发送16位字节地址（本实验采用） i2c_addr[15:0]：16位字节地址，当bit_ctrl为0时只有低8位是有效的 i2c_data_w[7:0]：向EEPROM写入的8位数据 i2c_ex 阅读全文
摘要：
方法： 比如说我想让页码从第二页开始编号，那就双击第二页的编号，然后勾取消掉这个链接到前一页（我这里已经勾选掉了），之后直接删除掉第一页的编号就可以了 如果数字不对的话，可以在“设置页码格式”中修改一下起始的页码： 参考： 设置word中第一页不显示页码，第二页页码从1开始_第一页不要页码,第二页页 阅读全文
摘要：
一、复位电路 时序电路为双稳态电路，因此必须要有复位信号，而组合电路没有存储功能，因此不需要复位信号 电路中的复位有两种形式： 1.同步复位 敏感列表中只有时钟信号没有复位信号 2.异步复位 敏感列表中不仅有时钟而且有复位信号 为避免在释放时产生亚稳态问题，一般采用同步复位，异步释放的电路 二、同步 阅读全文