fpga 仿真产生时钟信号

1、设置时钟精度，如果要下板验证，时钟频率要设置为与板子的晶振频率一致

`timescale 1ns/1ps

module	register_v1_tb;
		reg 	clk;
		reg 	d;
		wire 	q;

		register_v1 register_v1_inst(
			.clk  (clk),
			.d		(d),
			.q		(q)
		);

	initial clk = 1;
	always # 10 clk = ~clk;

	initial begin 
		d = 0;
		#147
		d=1;
		#258		
	end
endmodule

　2、上面的例子，时钟会一直进行仿真，可以在initial语句加入 $stop指令。来强制让仿真软件停止　

 

	initial begin 
		d = 0;
		#147
		d=1;
		#258	
    	        $stop
	end