FPGA 结构简介
slice指FPGA的组成单元,如xilinx的fpga的结构中,基本单元是LUT，由LUT组成SLICE，由SLICE组成CLB，具体多少个LUT组成SLICE，多少个SLICE组成CLB由不同的器件类型决定.
FPGA总体结构
1、总体结构
FPGA内部最主要的、最需要关注的部件是CLB（Configurable Logic Block，可配置逻辑块）、Input/Output Block（输入/输出块）和BlockRAM（块RAM）。
CLB是FPGA具有可编程能力的主要承担者。通过配置这些CLB可以让FPGA实现各种不同的逻辑功能。Input/Output Block分布在FPGA的周边，也具有可编程特性，可以配置支持各种不同的接口标准，如LVTTL、LVCMOS、PCI和LVDS等。BlockRAM是成块的RAM，可以在设计中用于存储数据，是设计的重要资源。在大规模设计选择FPGA时，RAM资源是否够用是重要的考虑因素。
除了CLB、Input/Output Block和BlockRAM以外，FPGA还有很多其他的功能单元，例如布线资源、DCM（Digital Clock Manager，数字时钟管理器）和Multiplier（乘法器）等。布线资源在FPGA内部占用硅片面积很大，为FPGA部件提供灵活可配的连接；DCM模块提供各种时钟资源，包括多种分频、移相后的时钟；Multiplier为18bit×18bit硬件乘法器，可以在一个时钟周期内完成乘法运算。
在高级的FPGA中，还包含了嵌入式处理器、DSP模块、以太网MAC、高速串行IO收发器等。
1.1 可配置逻辑块CLB
Xilinx Virtex-5 FPGA的一个CLB包含两个Slice。Slice内部包含4个LUT（查找表）、4个触发器、多路开关及进位链等资源。部分Slice还包括分布式RAM和32bit移位寄存器，这种Slice称为SLICEM，其他Slice称为SLICEL。
CLB内部的两个Slice是相互独立的，各自分别连接开关阵列（Switch Matrix），以便与通用布线阵列（General routing Matrix）相连。
在Xilinx FPGA设计工具中，Slice的位置用“XmYn”表示，其中m为Slice所在横坐标，一个CLB的两个Slice的横坐标分别是m和m+1；n为CLB的纵坐标，一个CLB的两个Slice有相同的n。Virtex-5左下角的Slice编号为X0Y0。
实际上，查找表类似于一个ROM，容量是64bit，6个输入作为地址输入，存储的内容作为布尔运算的结果。查找表中的内容由ISE生成并在FPGA配置时加载进去。
Slice中的触发器可以配置成多种工作方式，例如是FF或Latch，同步复位或异步复位、复位高有效或低有效等。
CLB内部包含多个选择器。CLB的选择器与一般的选择器不同，它们没有选择端。通路的选择在FPGA配置后固定下来。
CLB内部还包含了一个重要的资源——进位链，其作用是方便加法器的实现。
SLICEM的结构与SLICEL的结构类似，最大的区别是使用了一个新的单元代替SLICE中的查找表。这个新的单元可以配置为LUT、RAM、ROM或移位寄存器（SRL16/SRL32），从而可以实现LUT的逻辑功能，也能做存储单元（多个单元组合起来可以提供更大的容量）和移位寄存器（提供延迟等功能）
CLB内部查找表、触发器、多路器等基本单元的配置是由ISE自动完成，一般情况下不需要设计者干预。但是，如果认为有必要，设计者可以通过ISE中集成的FPGA底层编辑器——FPGA Editor直接编辑CLB内部触发器和多路器的配置。
FPGA基础知识3（xilinx CLB资源详解--slice、分布式RAM和Block ram）
以下分析基于xilinx 7系列
CLB是xilinx基本逻辑单元，每个CLB包含两个slices，每个slices由4个（A,B,C,D）6输入LUT和8个寄存器组成。
同一CLB中的两片slices没有直接的线路连接，分属于两个不同的列。每列拥有独立的快速进位链资源。
slice分为两种类型 SLICEL, SLICEM . SLICEL可用于产生逻辑，算术，ROM。 SLICEM除以上作用外还可配置成分布式RAM或32位的移位寄存器。每个CLB可包含两个SLICEL或者一个SLICEL与一个SLICEM.
7系列的LUT包含6个输入 A1 -A6 , 两个输出 O5 , O6 .
可配置成6输入查找表，O6此时作为输出。或者两个5输入的查找表，A1-A5作为输入 A6拉高，O5，O6作为输出。
一个LUT包含6个输入，逻辑容量为2^6bit，为实现7输入逻辑需要2^7容量，对于更多输入也一样。每个SLICES有4个LUT，256bit容量能够实现最多8bit输入的逻辑。为了实现此功能，每个SLICES还包括3个MUX(多路选择器)
F7AMUX 用于产生7输入的逻辑功能，用于连接A,B两个LUT
F7BMUX 用于产生7输入的逻辑功能， 用于连接C,D两个LUT
F8MUX 用于产生8输入的逻辑功能， 用于连接4个LUT
对于大于8输入的逻辑需要使用多个SLICES, 会增加逻辑实现的延时。
一个SLICES中的4个寄存器可以连接LUT或者MUX的输出，或者被直接旁路不连接任何逻辑资源。寄存器的置位/复位端为高电平有效。只有CLK端能被设置为两个极性，其他输入若要改变电平需要插入逻辑资源。例如低电平复位需要额外的逻辑资源将rst端输入取反。但设为上升/下降沿触发寄存器不会带来额外消耗。
分布式RAM
SLICEM可以配置成分布式RAM，一个SLICEM可以配置成以下容量的RAM
多bit的情况需要增加相应倍数的LUT进行并联。
分布式RAM和 BLOCK RAM的选择遵循以下方法：
1. 小于或等于64bit容量的的都用分布式实现
2. 深度在64~128之间的，若无额外的block可用分布式RAM。 要求异步读取就使用分布式RAM。数据宽度大于16时用block ram.
3. 分布式RAM有比block ram更好的时序性能。 分布式RAM在逻辑资源CLB中。而BLOCK RAM则在专门的存储器列中，会产 生较大的布线延迟，布局也受制约。
移位寄存器（SLICEM）
SLICEM中的LUT能在不使用触发器的情况下设置成32bit的移位寄存器, 4个LUT可级联成128bit的移位寄存器。并且能够进行SLICEM间的级联形成更大规模的移位寄存器。
MUX
一个LUT可配置成4:1MUX.
两个LUT可配置成最多8:1 MUX
四个LUT可配置成16个MUX
同样可以通过连接多个SLICES达成更大规模设计，但是由于SLICE没有直接连线，需要使用布线资源，会增加较大延迟。
进位链
每个SLICE有4bit的进位链。每bit都由一个进位MUX(MUXCY)和一个异或门组成，可在实现加法/减法器时生成进位逻辑。该MUXCY与XOR也可用于产生一般逻辑。
