当前标签：verilog

【设计经验】5、Verilog对数据进行四舍五入（round）与饱和（saturation）截位
jgliu 2019-03-18 14:11 阅读:20164 评论:11 推荐:12 编辑
【设计经验】1、Verilog中如何规范的处理inout信号
jgliu 2018-10-12 21:14 阅读:16561 评论:3 推荐:2 编辑
【接口时序】7、VGA接口原理与Verilog实现
jgliu 2018-09-22 16:57 阅读:25416 评论:5 推荐:6 编辑
【接口时序】6、IIC总线的原理与Verilog实现
jgliu 2018-09-16 15:55 阅读:38803 评论:22 推荐:15 编辑
【接口时序】5、QSPI Flash的原理与QSPI时序的Verilog实现
jgliu 2018-09-15 15:57 阅读:59473 评论:48 推荐:14 编辑
【接口时序】4、SPI总线的原理与Verilog实现
jgliu 2018-09-08 17:11 阅读:71613 评论:21 推荐:23 编辑
【接口时序】3、UART串口收发的原理与Verilog实现
jgliu 2018-08-25 21:05 阅读:21489 评论:9 推荐:7 编辑
【接口时序】2、Verilog实现流水灯及与C语言的对比
jgliu 2018-08-12 17:05 阅读:4093 评论:0 推荐:2 编辑
【接口时序】1、软件与Verilog基本格式规范说明
jgliu 2018-08-12 12:45 阅读:4967 评论:0 推荐:1 编辑
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