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最新评论
1. Re:【接口时序】5、QSPI Flash的原理与QSPI时序的Verilog实现
你好，有没有W25Q128BV Quad SPI Flash的仿真模型
--liuguan
2. Re:【接口时序】5、QSPI Flash的原理与QSPI时序的Verilog实现
@shiyang3345 这个16没写进去 写的是00 rom数据出的晚 导致第一个钟采集的数据是上个钟的高四位，导致当高四位变化时，数据来不及，例如00001111（15）到00010000（16）...
--第五城市
3. Re:【高速接口-RapidIO】6、Xilinx RapidIO核仿真与包时序分析
@GXTon 你好呀，关于这个地址的回答您有答案了吗...
--LapseCH
4. Re:【设计经验】1、Verilog中如何规范的处理inout信号
assign IO_data = (Control == 1’b0)? I_data_in : 1'bz ; 楼主您好，您在这篇博客说双向信号这样处理最好，在IIC那篇里面是这样写的， assign ...
--含泪的微笑猪小p
5. Re:【高速接口-RapidIO】3、RapidIO串行物理层的包传输过程
感谢分享，受益匪浅！
--啊么么三
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