2019年3月18日
【设计经验】5、Verilog对数据进行四舍五入（round）与饱和（saturation）截位
摘要： 一、软件平台与硬件平台 软件平台： 操作系统：Windows 8.1 64-bit 开发套件：Vivado2015.4.2 Matlab2016a 仿真工具：Vivado自带仿真器 二、引言 在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理。而在实际项目中，一种比 阅读全文
posted @ 2019-03-18 14:11 jgliu 阅读(19084) 评论(11) 推荐(12) 编辑