12 2018 档案

【设计经验】4、SERDES关键技术总结
摘要：一、SERDES介绍 随着大数据的兴起以及信息技术的快速发展，数据传输对总线带宽的要求越来越高，并行传输技术的发展受到了时序同步困难、信号偏移严重，抗干扰能力弱以及设计复杂度高等一系列问题的阻碍。与并行传输技术相比，串行传输技术的引脚数量少、扩展能力强、采用点对点的连接方式，而且能提供比并行传输更高 阅读全文
posted @ 2018-12-16 09:54 jgliu 阅读(11960) 评论(1) 推荐(6) 编辑
【高速接口-RapidIO】6、Xilinx RapidIO核仿真与包时序分析
摘要：提示：本文的所有图片如果不清晰，请在浏览器的新建标签中打开或保存到本地打开 一、软件平台与硬件平台 软件平台： 操作系统：Windows 8.1 64-bit 开发套件：Vivado2015.4.2 硬件平台： 评估板：ZYNQ-7 ZC706 Evaluation Board 二、介绍 上篇文章的 阅读全文
posted @ 2018-12-15 15:28 jgliu 阅读(16703) 评论(9) 推荐(9) 编辑
【高速接口-RapidIO】5、Xilinx RapidIO核例子工程源码分析
摘要：提示：本文的所有图片如果不清晰，请在浏览器的新建标签中打开或保存到本地打开 一、软件平台与硬件平台 软件平台： 操作系统：Windows 8.1 64-bit 开发套件：Vivado2015.4.2 硬件平台： 评估板：ZYNQ-7 ZC706 Evaluation Board 二、打开例子工程 1 阅读全文
posted @ 2018-12-09 14:56 jgliu 阅读(21837) 评论(2) 推荐(5) 编辑
【高速接口-RapidIO】4、Xilinx RapidIO核详解
摘要：一、RapidIO核概述 RapidIO核的设计标准来源于RapidIO Interconnect Specification rev2.2，它支持1x，2x和4x三种模式，每通道的速度支持1.25Gbaud，2.5Gbaud，3.125Gbaud，5.0Gbaud和6.25Gbaud五种。 Rap 阅读全文
posted @ 2018-12-05 17:18 jgliu 阅读(28192) 评论(5) 推荐(5) 编辑