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【接口时序】3、UART串口收发的原理与Verilog实现

jgliu 2018-08-25 21:05 阅读:20742 评论:10 推荐:7 编辑

【高速接口-RapidIO】6、Xilinx RapidIO核仿真与包时序分析

jgliu 2018-12-15 15:28 阅读:16160 评论:9 推荐:9 编辑

【高速接口-RapidIO】4、Xilinx RapidIO核详解

jgliu 2018-12-05 17:18 阅读:27610 评论:5 推荐:5 编辑

【接口时序】7、VGA接口原理与Verilog实现

jgliu 2018-09-22 16:57 阅读:24697 评论:5 推荐:6 编辑

【设计经验】1、Verilog中如何规范的处理inout信号

jgliu 2018-10-12 21:14 阅读:15694 评论:3 推荐:2 编辑