摘要：
今天调试一个小模块，FPGA的24号引脚作为输入端，在此引脚上外部给一个恒定的0电平，理论上程序应该一直读为0电平，在开机的前10s，程序内部读取该引脚为0，可是10s后始终读取为1，而且问题可以重复再现。按照常规，首先检查24号引脚是否连接正常，粗看了一下，和外部的输入连接正常，再查看原理图，24号引脚的功能标注有两个，普通IO和RUP，这个RUP功能我之前从没用过，猜想可能是这个功能导致的，用户手册对RUP的解释是：作为近端端接时自动校准匹配电阻，此处省略一千字关于校准匹配的功能，关键是该引脚的上拉电阻只有50欧姆，"有可能是这个引脚上拉能力太强了把外部输入的低电平给拉高了吧？& 阅读全文
