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刚入驻博客园，先搬几篇之前在EDN原创的文章，EDN的链接http://bbs.ednchina.com/BLOG_13570357612_2000177.HTM这篇我想分享一个之前在用TimeQuest约束双边沿模块的input delay时犯得一个错误，有人看了可能会觉得傻傻的，什么眼神，delay_fall和clk_fall怎么会分不清呢，字面意思好区分，可要深究在约束里的具体含义，还得花点功夫，下面以ddio接收模块为例说明它们的含义以及碰到的一些问题。ddio接收模块为双边沿工作模式，如图一所示，ddio_in接入DFFH和DFFL，时钟下降沿DFFL锁存DL，但不立刻输出，直到时钟 阅读全文
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刚入驻博客园，先搬几篇之前在EDN原创的文章，EDN的链接http://bbs.ednchina.com/BLOG_13570357612_2000177.HTM在开篇前先推荐两篇文档，一篇是altera的官方文档 Appling Multicycle Execptions in the TimeQuest Timing Analyzer ，另一篇是riple兄很早之前推荐过的Multicycles Exception Between Two Synchronous Clock，这两篇都是关于多周期约束很好的上手文档，虽然可以快速上手解决当务之急，但事后不免还会有些疑惑。TimeQuest中的 阅读全文
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刚入驻博客园，先搬几篇之前在EDN原创的文章，EDN的链接http://bbs.ednchina.com/BLOG_13570357612_2000177.HTM最近调试了下altera里的ddio模块，在Timequest约束ddio_out输出时，遇到了一个其实不算是问题的问题。ddio_out模块如图1所示。图1DH和DL在clk上升沿采样，时钟的高电平随即使能DH通道输出高位数据，下降沿到来时使能DL通道输出低位数据，这样就实现了数据的双边沿输出。为了实现ddio_out的数据和时钟的源同步，必须要对输出ddr_out进行约束，简化后工程如图2所示。图2整个约束过程和其他外设类似，详情 阅读全文
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刚入驻博客园，先搬几篇之前在EDN原创的文章，EDN的链接http://bbs.ednchina.com/BLOG_13570357612_2000177.HTM最近在altera FPGA里设计一个外设的驱动模块，模块本身逻辑很简单如下图所示，但是模块和外设之间的时序约束问题搞的很头疼,今天先讲讲总结的一些Timequest下外设约束方法，特别是那毫无用户体验而言的Create Generated Clocks用法。要让外设正确接收FPGA发出的数据，需要dout和clkout满足外设的建立保持时间，如下图所示。时序分析是基于源reg的Tco、目的reg的Tsu，源reg到目的reg的Tde 阅读全文
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用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点：1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序维护;2.更符合设计的思维习惯;3.代码少，比一段式状态机更简洁。对于第一点，我非常认可，后两点在Clifford E. Cummings著的(Synthesizable Finite State Machine Design Techniques Using the New SystemVerilog 3.0 Enhancements和The Fundamentals of Efficient Synthesizable Finite State Machine 阅读全文